1.摩爾定律是否會永遠(yuǎn)生效

75年前，人們發(fā)明了晶體管，此后不久集成電路（IC）誕生了晶體管特征尺寸逐漸變小，隨之而來的是更便宜的價格，這就是著名的摩爾定律（Moore’s law）今天，復(fù)雜的處理器芯片包含了超過1000億個晶體管，但尺寸減?。?。

2.摩爾定律會不會終結(jié)

scaling）的速度已經(jīng)放緩，它也不再是提高芯片特定應(yīng)用性能的唯一甚至主要的姓名筆畫數(shù)查詢設(shè)計目標(biāo)摩爾定律將如何進(jìn)一步發(fā)展？諸如三維（3D）集成的新設(shè)計方法將專注于提高信息處理速度，而不僅是提高芯片上晶體管的密度盡管摩爾定律預(yù)測了每個晶體管成本下降的速度，但對于晶體管的尺寸，人們普遍認(rèn)為是二維（2D）芯片陣列的面積大小或“占地面積”（footprint）。

3.摩爾定律會一直有效嗎?

在過去的75年中，隨著特征尺寸從微米級減少到納米級，新制造技術(shù)實(shí)施過程中的問題多次引發(fā)了人們對“摩爾定律終結(jié)”的擔(dān)憂20年前，人們對幾種難以擴(kuò)展的技術(shù)發(fā)展普遍持悲觀態(tài)度即便在此背景下，M.S.L.預(yù)測，金屬氧化物半導(dǎo)體場效應(yīng)晶體管（MOSFET）在所謂的65nm節(jié)點(diǎn)以下的縮放（在2003年是最先進(jìn)的）不會姓名筆畫數(shù)查詢減慢，而是會在達(dá)到縮放限制之前的至少十年內(nèi)保持不變。

4.摩爾定律會失效嗎

事實(shí)上，從2003年的每個芯片約1億個晶體管持續(xù)發(fā)展到到今天，每個芯片多達(dá)1000億個晶體管一種方法是通過提升開關(guān)電流比保證實(shí)際操作，并抑制漏電流，以減少功率浪費(fèi)2003年，應(yīng)變硅（strainedsilicon）被引入并作為溝道材料，通過提高電子速度來增加開態(tài)電流。

5.摩爾定律會一直延續(xù)下去嗎?

2004年，具有高介電常數(shù)的柵極絕緣體降低了關(guān)態(tài)的漏電流2011年，F(xiàn)inFET（一種非平面晶體管結(jié)構(gòu)）被引入商業(yè)化集成電路中，通過柵電極優(yōu)化增加了對能量勢壘的靜電控制（從而提高了開關(guān)電流比）進(jìn)一步改善柵極靜電控制的“。

6.摩爾定姓名筆畫數(shù)查詢律還能維持多久

全方位柵極晶體管”（Gate all-around transistors）目前正在開發(fā)中可以制造的晶體管尺寸受到圖案化和蝕刻的限制，圖案化是通過一種被稱為光刻（photolithography）的工藝完成的，在光刻過程中，光敏聚合物在芯片上形成掩模用于蝕刻，圖形化的最小尺寸由所用光的波長決定。

7.摩爾定律還適用嗎

最近出現(xiàn)的極紫外光刻（EUV）使得摩爾定律有可能延續(xù)到比7納米更小的節(jié)點(diǎn)處二維（2D）納米電子學(xué)、三維（3D）超規(guī)模集成和功能化集成都可以擴(kuò)展摩爾定律，但都面臨實(shí)質(zhì)性的挑戰(zhàn)和根本性限制。

8.摩爾定律過時了嗎

芯片上晶體管的數(shù)量仍在增加，但由于更小的晶體管功能受限，晶體管數(shù)姓名筆畫數(shù)查詢量增加的速度已經(jīng)明顯放緩具體來說，溝道(源極和漏極之間的區(qū)域，柵極作為開關(guān)) 的長度現(xiàn)在是10納米，在更短的通道長度下，量子隧穿效應(yīng)（quantum-mechanical tunneling

9.摩爾定律是否一直生效?

）會使晶體管性能衰減，關(guān)鍵的性能指標(biāo)，如開態(tài)電流(應(yīng)該盡可能高，以實(shí)現(xiàn)高速運(yùn)行)、關(guān)態(tài)電流(應(yīng)該盡可能低，以盡量減少待機(jī)功率)和電源電壓(應(yīng)該低，以盡量減少功耗)都將同時降低硅MOSFET現(xiàn)在已經(jīng)是盡可能小的尺寸了，而二維芯片的面積已經(jīng)是做到盡可能大的尺寸了，所以必須找到提高性能的新方法。

10.摩爾定律會不會失效?為什么?

通過從通用商品芯片向特定功能芯片的轉(zhuǎn)變，其性能得到了明顯提高姓名筆畫數(shù)查詢例如，硬件加速將特定的任務(wù)交給專門的芯片，如圖形處理單元或特定應(yīng)用的集成電路像蘋果這樣的公司現(xiàn)在已經(jīng)在通過這樣的思路設(shè)計芯片來滿足他們特定的要求，所有主要的汽車制造商也會這樣做。

計算是限制機(jī)器學(xué)習(xí)發(fā)展的因素，谷歌等公司也在設(shè)計自己的人工智能(AI)加速器芯片定制化芯片設(shè)計可以提高性能的效果十分明顯，但就像芯片制造廠家(晶圓廠)的成本增加一樣(從2000年的10億美元增加到200億美元)，。

先進(jìn)設(shè)計的成本也增加了一個尖端芯片的設(shè)計成本可能高達(dá)5億美元，需要一個1000名工程師組成的團(tuán)隊降低尖端定制芯片設(shè)計的成本(可能通過使用機(jī)器學(xué)習(xí)技術(shù))將是下一個電子時代的關(guān)鍵挑戰(zhàn)芯片行業(yè)持續(xù)的進(jìn)步還需要基礎(chǔ)技姓名筆畫數(shù)查詢術(shù)的發(fā)展。

盡管芯片上的晶體管數(shù)量急劇增加(通過減小它們的尺寸和增加芯片面積)，但直到最近，設(shè)計中的一個方面基本沒有改變——那就是單個芯片與其他芯片和其他組件(如電感器)在電路板上的橫向封裝與組合印刷向芯片上和芯片外發(fā)送信號延遲和功耗都會增加。

一個新興的設(shè)計理念是利用第三個維度(垂直維度)實(shí)現(xiàn)萬億級的集成(TSI)，將數(shù)萬億晶體管集成到單片或堆疊芯片中，并以每秒每毫米太比特的通信速度進(jìn)行電學(xué)或光學(xué)互連(每毫米指芯片之間的通信鏈路距離)例如，一個3D NAND閃存器件(基于NAND邏輯門并在斷電時保持其狀態(tài))可以有近200層和5000億個存儲晶體管。

新興的邏輯晶體管采用新的溝道材料(如過渡金屬二硫姓名筆畫數(shù)查詢代化物和氧化銦)，可以在低溫下加工并嵌入互連堆棧中，提供了進(jìn)一步改進(jìn)的窗口第三維度也打開了邏輯、內(nèi)存和功率晶體管垂直異構(gòu)集成的可能性通過穿孔工藝，垂直連接芯片的金屬線，芯片可以堆疊在一起，使它們在物理上接近，可以將信號延遲。

最小化并降低功耗垂直堆疊的邏輯和存儲芯片也使新的計算范式成為可能，如“內(nèi)存計算”——“compute-in-memory.”單片3D集成電路將由有源器件層以及連接它們的金屬線組成，如2D邏輯晶體管、磁阻隨機(jī)存取存儲器和鐵電場效應(yīng)管。

最近封裝技術(shù)有了新的進(jìn)展，如硅中介層和多芯片集成——在3D芯片和襯底之間，創(chuàng)造了更密集的橫向互連和更快的芯片間通信先進(jìn)的封裝通過并行集成將邏輯、姓名筆畫數(shù)查詢內(nèi)存、電源管理、通信和光電結(jié)合在一起，其可以與堆疊或單片3D集成電路相媲美。

單片3D集成要求生長或沉積步驟不影響已經(jīng)處理的層例如，嵌入互連堆棧中的晶體管必須在足夠低的溫度下沉積，以免影響下面Si晶體管的摻雜特性除非開發(fā)出特殊的工藝，所需要的材料往往不兼容堆疊已經(jīng)處理過的2D芯片以實(shí)現(xiàn)3D系統(tǒng)有其自身在材料和加工上的挑戰(zhàn)，比如在1~5微米距離上保持互連對齊。

Si高低壓邏輯和存儲晶體管、復(fù)合半導(dǎo)體功率和高頻晶體管等組件的異質(zhì)集成，帶來了另一組復(fù)雜的集成挑戰(zhàn)晶體管在工作時不可避免地產(chǎn)生熱量，散熱是當(dāng)今電子器件的一個關(guān)鍵問題事實(shí)上，在異構(gòu)IC中，邏輯、存儲器、功率晶體管和電感之間的。

熱串?dāng)_（ ther姓名筆畫數(shù)查詢mal cross-talk ）給器件設(shè)計帶來了前所未有的挑戰(zhàn)當(dāng)數(shù)以萬億計的晶體管被靠近放置時，散去熱量的新方法(也許是模仿生物體的溫度調(diào)節(jié))和熱感知設(shè)計將變得至關(guān)重要電子系統(tǒng)必須保證一段時間的。

可靠性，通常是10年，也有些應(yīng)用需要幾十年的可靠性要確保一個擁有1000億個晶體管的集成電只能有1-10個晶體管發(fā)生故障，就需要預(yù)測千萬億(~ 10^18)個晶體管的可靠性實(shí)際上，可靠性一般是通過不超過幾千個晶體管的。

短期加速測試來確定的因此，這些新系統(tǒng)的“磨損”和可靠性物理需要以前所未有的精確度來理解當(dāng)如此多的設(shè)備相互連接并放置在很近的地方時，新的現(xiàn)象就會出現(xiàn)，必須對這些現(xiàn)象進(jìn)行管理或利用未來的萬億姓名筆畫數(shù)查詢級系統(tǒng)將從根本上不同于今天的千兆級系統(tǒng)，因為理解一個系統(tǒng)的構(gòu)建模塊并不能直接幫助我們理解這些模塊之間是如何相互作用的——可能會有新的現(xiàn)象涌現(xiàn)。

芯片設(shè)計已經(jīng)是如此復(fù)雜而昂貴，但用于放置3D設(shè)計和它們之間的互連算法或工具還不存在這些設(shè)計工具必須模擬工藝和封裝集成的復(fù)雜性、3D IC之間的熱串?dāng)_以及封裝系統(tǒng)的特定操作可變性和可靠性新材料和新加工技術(shù)在研究中被開發(fā)出來后必須轉(zhuǎn)化為

大規(guī)模生產(chǎn)將研究級設(shè)備取得的進(jìn)展轉(zhuǎn)化到目前使用制造設(shè)備的大規(guī)模制造，是實(shí)驗室到晶圓廠轉(zhuǎn)化所面臨的嚴(yán)峻挑戰(zhàn)（“l(fā)ab to fab”）科研界將需要更先進(jìn)的制造設(shè)備，并且需要最大化縮短學(xué)習(xí)的構(gòu)思-操作-分析的周期（“conceiv姓名筆畫數(shù)查詢e-conduct-analyze”）。

熱問題（Thermal issues）將成為萬億級3D集成芯片發(fā)展的限制，就像隧道效應(yīng)阻礙了2D縮放一樣但這并不意味著摩爾定律的終結(jié)計算的目標(biāo)不是每秒進(jìn)行的運(yùn)算，而是每秒處理的信息在這方面，生物學(xué)提供了一個指南。

人類的感官在將信息傳送到大腦之前先在局部處理信息增強(qiáng)與模擬世界接口的邊緣傳感能力，輔以本地內(nèi)存和數(shù)據(jù)處理(邊緣分析)，可以防止數(shù)據(jù)泛濫進(jìn)而壓垮計算機(jī)電子學(xué)正處于一個拐點(diǎn)（Inflection point

）75年來，人們一直有可能把晶體管做得更小，但這不會成為未來幾十年進(jìn)步的動力如果摩爾定律被理解為是指每個集成系統(tǒng)中晶體管數(shù)量的增加(不一定是每個芯姓名筆畫數(shù)查詢片)，那么摩爾定律就不會終結(jié)晶體管數(shù)量的增加不會通過縮小它們的體積來實(shí)現(xiàn)，而是通過將它們垂直堆疊或橫向組合在復(fù)雜的封裝中，最終形成單片3D芯片并增加功能。

從納米電子學(xué)(專注于降低晶體管尺寸)到萬億級電子學(xué)(由增加晶體管數(shù)量和相關(guān)功能驅(qū)動)的轉(zhuǎn)變定義了范式轉(zhuǎn)變和未來的核心研究挑戰(zhàn)它需要在材料、設(shè)備、加工以及人類有史以來最復(fù)雜的系統(tǒng)設(shè)計和制造方面取得根本性的進(jìn)步。

總有一天，電子隧穿和“熱瓶頸”將成為3D集成發(fā)展的限制（electrical tunneling and thermal bottleneck）在此之前，隨著研究人員解決這些異常復(fù)雜的電子系統(tǒng)的挑戰(zhàn)，摩爾定律可能會繼續(xù)存在。

文獻(xiàn)信息：Lu姓名筆畫數(shù)查詢ndstrom M S, Alam M A, 2022:378,722-723. 編譯：暮大河轉(zhuǎn)載內(nèi)容僅代表作者觀點(diǎn)不代表中科院物理所立場如需轉(zhuǎn)載請聯(lián)系原公眾號來源：熱知編輯：老頭